پیشینه تحقیق مفهوم، معماری‌ها و روش‌های طراحی سیستم‌های قابل‌ پیکربندی مجدد دارای ۲۱ صفحه می باشد فایل پیشینه تحقیق به صورت ورد  word و قابل ویرایش می باشد. بلافاصله بعد از پرداخت و خرید لینک دنلود فایل نمایش داده می شود و قادر خواهید بود  آن را دانلود و دریافت نمایید . ضمناً لینک دانلود فایل همان لحظه به آدرس ایمیل ثبت شده شما ارسال می گردد.

فهرست مطالب

فصل اول:تاریخچه محاسبات با قابلیت پیکربندی مجدد    ۴
۱-۱- مقدمه    ۵
فصل دوم:    ۹
مفهوم، معماری‌ها و روش‌های طراحی    ۹
سیستم‌های قابل‌ پیکربندی مجدد    ۹
۲-۱- محاسبات و سخت افزار با قابلیت پیکربندی مجدد    ۱۰
۲-۲- پیکربندی مجدد جزئی پویا و ایستا در FPGA ها    ۱۲
۲-۳- معرفی مرجع اول در پیکر بندی مجدد FPGA    ۱۳
۲-۴- معرفی مرجع دوم در پیکر بندی مجدد FPGA    ۱۴
۲-۵- معرفی مرجع سوم در پیکر بندی مجدد FPGA    ۱۶
۲-۶- معرفی مرجع چهارم در پیکر بندی مجدد FPGA    ۱۶
۲-۷- معرفی مرجع پنجم در پیکر بندی مجدد FPGA    ۱۷
منابع و مآخذ    ۲۰
فهرست منابع انگلیسی    ۲۰

منابع

O.Robert S. Boyer And J Strother Moore, 2012. “Proof Checking The Rsa Public Key Encryption Algorithm1,”  Mathematical Association of America is collaborating with JSTOR to digitize.

P.Lubos Gaspar, October 2012. “Secure Extension of FPGA General Purpose Processors for Symmetric Key Cryptography with Partial Reconfiguration Capabilities,” ACM Transactions on Reconfigurable Technology and Systems, Vol. 5, No. 3, Article 16, Publication date.

B. Krill, A.Ahmad, 2010. “An efficient FPGA-based dynamic partial reconfiguration design flow and environment for image and signal processing IP cores,” Signal Processing: Image Communication 25.

D. Christopher T. Rathgeb, 2009. “Secure processing using dynamic partial reconfiguration,” CSIIRW ’09, April 13-15, Oak Ridge, Tennessee, USA Copyright ACM.

K. KE˛PA, F. MORGAN, and K. Ko´Sciuszkiewicz. “Design Assurance Strategy and Toolset for Partially Reconfigurable FPGA Systems,” National University of Ireland, Universit’ at Karlsruhe Institute of Technology (KIT).

L.Dirk Koch, Christian Beckhoff, and Jim Torresen, 2010. “Zero logic overhead integration of partially reconfigurable modules,” SBCCI’۱۰, São Paulo, Brazil. Copyright 2010 ACM.

L.Seema Verma. 2011. “Improvement in RSA Cryptosystem, journal of advances in information technology, VOL. 2, NO. 3.

M.Kyprianos Papadimitriou And Apostolos Dollas, 2011. “Performance of partial reconfiguration in FPGA systems A survey and a cost model,” ACM Transactions on Reconfigurable Technology and Systems, Vol. 4, No. 4, Article 36, Publication date: December.

.José Rodrigo Azambuja August, 30–September 2, 2011. “Using Dynamic Partial Reconfiguration to Detect SEEs in SBCCI’11, João Pessoa, Brazil. Copyright 2011 ACM.

C.Abhishek Tiwari, 2012. “A Partial Reconfiguration based Approach for Frequency Synthesis using FPGA,” International Conference on Communication Technology and System Design 2011, Procedia Engineering 30 .

P.Ivan Gonzalez, 2012. “Virtualization of reconfigurable coprocessors in HPRC systems with multicore architecture,” Journal of Systems Architecture 58.

R.Daniel Llamocca, Member, IEEE, and Marios Pattichis, Senior Member, IEEE, MARCH 2013. “A Dynamically Reconfigurable Pixel Processor System Based on PowerEnergy-Performance-Accuracy Optimization,” Ieee Transactions On Circuits And Systems For Video Technology, Vol. 23, No. 3.

 فصل اول:تاریخچه محاسبات با قابلیت پیکربندی مجدد

۱-۱- مقدمه

مفهوم محاسبات با قابلیت پیکربندی مجدد از اوایل دهه ۶۰ میلادی پدیدار شد. موقعی که مقاله جرالد استرین مفهوم یک کامپیوتر ساخته شده از یک پردازنده استاندارد و آرایه­ای از سخت افزار قابل پیکربندی مجدد را پیشنهاد کرد. پردازنده اصلی، عملکرد سخت افزار قابل پیکربندی مجدد را کنترل می­کند. در نتیجه، این سخت افزار با قابلیت پیکربندی مجدد، برای انجام هر کاری مناسب خواهد بود. برای مثال می­توان کارهایی نظیر پردازش تصویر، الگوریتم عصبی و تطبیق الگو را با سرعت بالایی انجام داد. به محض اتمام یک کار، سخت افزار[۱] می­تواند برای انجام کار جدید پیکربندی مجدد[۲] شود. چنین خاصیتی با ترکیب انعطاف پذیری یک نرم افزار[۳] و سرعت یک سخت افزار، در یک ساختار ترکیبی امکان پذیر شده است. در ضمن، چنین ایده­ای در زمان پیدایش، بسیار جلوتر از تکنولوژی ساخت سخت افزار مورد نیازش بود.

در دهه اخیر، تحقیقات زیادی درباره معماری­های با قابلیت پیکربندی مجدد بوجود آمده است. این معماری­ها هم در دانشگاه­ها و هم در صنعت توسعه یافته­اند. این معماری­ها در دسته­های زیر قرار می­گیرند:

Matrix

Gorp

Elixent

XPP

Silicon Hive

Montium

Pleiades Morphosys

PiCOGA

علت عملی بودن چنین طرحهایی، پیشرفت مداوم فنآوری سیلیکونی بوده که پیاده سازی[۴] طرح­های پیچیده را روی یک تراشه امکان پذیر ساخته است.

اولین مدل تجاری کامپیوتر با قابلیت پیکربندی مجدد در جهان به نام Algotronix CHS 2*4 در سال ۱۹۹۱ ارائه شد. این طرح به هیچ عنوان موفقیت تجاری نداشت، اما آنقدر امیدبخش بود که شرکت Xilinx (مخترع FPGA) تکنولوژی را خرید و محققان Algotronix را به خدمت گرفت.

هم اکنون تعدادی شرکت فروشنده کامپیوترهای با قابلیت پیکربندی مجدد وجود دارند که بازار کامپیوترهای با کارایی بالا را در بر گرفته­اند. مهمترین این شرکت­هاSRC Computers ، SGL و Cray       می­باشند. شرکت ابر رایانه­ای Cray بستر محاسبات قابل پیکربندی مجدد SRC را به دست آورد و آن را به عنوان XD1 به فروش می­رساند. SGI رایانه RASC را همراه با سری ابر رایانه­های Altix به فروش         می­رساند. شرکتSRC Computers  یک خانواده از رایانه­های قابل پیکربندی مجدد را توسعه داده است. این خانواده بر اساس معماری ضمنی و پردازنده MAP می­باشد.

تمام آنچه که گفته شد رایانه­ های هیبریدی هستند، که این رایانه­ها با ریزپردازنده­های FPGA همراه شده­اند و با آن ساخته می­شوند. FPGA ها توسط کاربر برنامه­ریزی می­شوند. این سیستم­ها می­توانند به عنوان ابر رایانه­هایی با سرعت بالا با استفاده از FPGA ها به کاربرده شوند. (در حقیقت FPGA ها گزینه ای در XD1 و SGIRASC هستند). پیکربندی XD1 و SGIFPGA از طریق زبانهای توصیف سخت افزار (HDL) صورت می­گیرد. با به کارگیری زبانهای سطح بالایی نظیر ابزار گرافیکی Star Bridge Viva یا زبانهایی مانند C مثل Handel-C از Celoxica و Lmpulse-C از Impulse Accelerated technologies یاMitrpn-C  از Mitrionics و همچنین VHDL و Verilog نیز می­توان پیکربندی را انجام داد. توسعه کد نویسی منطقی یک FPGA خام، یک فرآیند پیچیده است که نیازمند دانش و ابزار تخصصی است.

SRC کامپایلری را ساخته است که زبان سطح بالایی مثل C یا Fortran را به عنوان ورودی می­گیرد و با تغییراتی اندک، آنها را برای اجرا و پیاده­سازی روی [۵]FPGA در ریزپردازنده، کامپایل می­کند. بعضی از الگوریتم­های کاربردی با زبانهای سطح بالا همانند C و Fortran نوشته می­شوند. کامپایلر (Carte)، حداکثر موازی سازی را در کد انجام می­دهد و منطق سخت افزار خط لوله­ای را تولید می­کند که در MAP ها مقداردهی شده­اند. همچنین این کامپایلر تمام کدهای واسطی که برای مدیریت انتقال داده در داخل و خارج MAP نیاز است را تولید می­کنند. این کدهای واسط، وظیفه هماهنگ سازی ریزپردازنده با منطق در حال اجرا در MAP را دارند.

XD1 بین ریزپردازنده و FPGA به وسیله شبکه اتصال داخلی Rapid Array اش ارتباط برقرار می­کند. سیستم­های SRC از طریق حافظه واسط SNAP و یا سویچ اختیاری Hi-Bear ارتباط برقرار می­کنند.  دسته­بندی معماری­های با قابلیت پیکربندی مجدد روز به روز بیشتر توسعه می­یابند. این به دلیل عرضه شدن معماری­های جدید و به روز می­باشد (Azambuja 2011, 161-166).

[۱] Hardware

[۲] Reconfiguration

[۳] Software

[۴] Implementation

[۵] Field Progrrammable Gate Array

تمامی فایل های پیشینه تحقیق و پرسشنامه و مقالات مربوطه به صورت فایل دنلودی می باشند و شما به محض پرداخت آنلاین مبلغ همان لحظه قادر به دریافت فایل خواهید بود. این عملیات کاملاً خودکار بوده و توسط سیستم انجام می پذیرد. جهت پرداخت مبلغ شما به درگاه پرداخت یکی از بانک ها منتقل خواهید شد، برای پرداخت آنلاین از درگاه بانک این بانک ها، حتماً نیاز نیست که شما شماره کارت همان بانک را داشته باشید و بلکه شما میتوانید از طریق همه کارت های عضو شبکه بانکی، مبلغ  را پرداخت نمایید.