پیشینه تحقیق شبکه روی تراشه ، معماری و مسئله نگاشت در آن دارای ۵۵ صفحه می باشد فایل پیشینه تحقیق به صورت ورد  word و قابل ویرایش می باشد. بلافاصله بعد از پرداخت و خرید لینک دنلود فایل نمایش داده می شود و قادر خواهید بود  آن را دانلود و دریافت نمایید . ضمناً لینک دانلود فایل همان لحظه به آدرس ایمیل ثبت شده شما ارسال می گردد.

فهرست مطالب

۱-فصل اول: مقدمه۴
۱-۱مقدمه۴
۱-۲معرفی شبکه روی تراشه۶
۱-۳مسئله نگاشت در شبکه روی تراشه۹
۱-۴مفهوم برنامه های کاربردی بیدرنگ۱۱
۱-۵مسئله توان در شبکه بر روی تراشه۱۲
۱-۶ساختار نوشتار۱۳
۲-فصل دوم۱۴
۲-۱مقدمه۱۴
۲-۲معماری شبکه روی تراشه۱۵
۲-۳هم‌بندی شبکه۱۸
۲-۴مسیریابی و الگوریتم‌های مسیریابی۲۰
۲-۵راه‌گزینی۲۳
۲-۶کانال مجازی۲۹
۲-۷نتیجه‌گیری۲۹
۳-فصل سوم۳۱
۳-۱مقدمه۳۱
۳-۲روش‌های نگاشت ایستا۳۱
۳-۲-۱نگاشت دقیق۳۳
۳-۲-۲نگاشت مبتنی بر جستجو۳۴
۳-۳روش‌های نگاشت پویا۴۷
۳-۴نتیجه‌گیری۴۹
۳-۵مراجع۵۰

منابع

[۱]     ممدوح، پ، طراحی و پیاده­سازی یک شبکه روی تراشه­ی تطبیقی در زمان اجرا با رویکرد کاهش انرژی مصرفی، دانشکده کامپیوتر، دانشگاه صنعتی شریف، شهریور ماه ۱۳۹۲٫

[۲]    ارجمند، م، تحلیلی کارایی شبکه­های میان­ارتباطی غیرمستقیم برای شبکه­های روی تراشه، دانشکده کامپیوتر، دانشگاه صنعتی شریف، آبان ماه ۱۳۸۷٫

  [۳]  Shi, Z., Real-Time Communication Services for Networks on Chip, Department of Computer Science, University of York, November 2009.

[۴]   Enright Jerger, N., and Peh., L., On-Chip Networks, 1 edition, Morgan and Claypool Publishers, San Francisco, CA, USA, 2009.

[۵]   Marculescu, R. and Hu, J., “Energy-aware mapping for tile-based NoC architectures under performance constraints”, Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 233-239, 2003.

[۶]   Marculescu, R. and Hu, J., “Energy- and performance-aware mapping for regular NoC architectures”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 24, No. 4, pp. 180-187, 2003.

[۷]   Wang, J., Li, Y., Chai, S., Peng, Q., “Bandwidth-aware application mapping for NoC-based MPSoCs”, Journal of Computational Information Systems, Vol. 7, No. 1, pp. 152-159, 2011.

[۸]   Koziris, N., Romesis, M., Tsanakas, P. and Papakonstantinou, G., “An efficient algorithm for the physical mapping of clustered task graphs onto multiprocessor architectures”, Proceedings of 8th Euro PDP, pp. 406-413, 2000.

[۹] Guan, N. and Yi, W., “Fixed-priority multiprocessor scheduling: Critical instant, response time and utilization bound”, Parallel and Distributed Processing Symposium Workshops & PhD Forum (IPDPSW), 2012 IEEE 26th International, pp. 2470–۲۴۷۳, ۲۰۱۲٫

[۱۰] Indrusiak, L. S., “End-to-end schedulability tests for multiprocessor embedded systems based on networks-on-chip with priority-preemptive arbitration”, Journal of Sys.Arch, 2014.

[۱۱] Zhou, W., Zhang, Y., and Mao, Z., “Pareto based multi-objective mapping ip cores onto noc architectures,” Proceedings of Asia Pacific Conference on Cicuits and Systems, pp. 331 –۳۳۴, ۲۰۰۶٫

[۱۲] Shi, Z., and Burns, A., “Real-time communication analysis with a priority share policy in on-chip networks”, ۲۱st Euromicro conference on real-time systems (ECRTS), pp. ۳–۱۲, ۲۰۰۹٫

[۱۳]   Hu, J. and Marculescu, R., “Communication and task scheduling of application-specific networks-on-chip”, IEEE Proceedings Computers & Digital Techniques, Vol. 152, No. 5, pp. 643- 651, 2005.

[۱۴]   Ascia, G., Catania, V. and Palesi, M., “Multi-objective mapping for mesh based NoC architectures”, Proceedings of ISSS-CODES, pp. 182-187, 2004.

۱- فصل اول: مقدمه

۱-۱   مقدمه

با توسعه فن‌آوری نیمه هادی­ها امکان تجمیع تعداد زیادی المان پردازشی^[۱] و حافظه­ای مختلف شامل پردازنده­های سیگنال^[۲]، سخت­افزارهای خاص منظوره^[۳]، مدارهای منطقی برنامه­ پذیر^[۴]، پردازنده­های همه منظوره^[۵] و انواع حافظه و مدارات جانبی در داخل یک تراشه فراهم شده است که این مفهوم به سیستم روی تراشه  ^[۶] شناخته شده است[۱]. در این قبیل سیستم­ها ارتباطات بین مولفه­های گوناگون که یک چالش مهم محسوب می‌شود،   به صورت نقطه به نقطه^[۷] یا از طریق گذرگاه­ها^[۸] برقرار می‌شود[۲]. در اتصالات نقطه به نقطه بین هر دو هسته­ی پردازشیِ نیازمند به ارتباط، یک اتصال اختصاصی ایجاد می­شود. از آن­جا که این روش تنها از سیم­ها (و بدون استفاده از سخت­ افزار اضافه) برای انتقال داده­ها استفاده می­کند، بهترین کارایی و توان مصرفی را برای برقراری ارتباط بین تعداد کم هسته­ها ارائه می­کند. اما این روش دارای مشکلات زیادی از جمله عدم مقیاس­پذیری^[۹]، پیچیدگی زیاد طراحی و مسیریابی اتصالات در سطح مدار و هزینه­ی پیاده­سازی بالا است. ایرادهای فوق باعث می­شود که استفاده از اتصالات نقطه به نقطه فقط در سیستم­های کوچک مقرون به صرفه باشد. با بزرگ شدن اندازه­ی سیستم، استفاده از اتصالات نقطه به نقطه به علت زیاد شدن سیم­های مورد نیاز و مشکلات طراحی، امکان­پذیر نیست[۲]. روش دیگر، یعنی معماری ارتباطی مبتنی بر گذرگاه، هسته­های پردازشی را با استفاده از یک کانال مشترک به یکدیگر ارتباط می­دهد. در مقایسه با اتصالات نقطه به نقطه، گذرگاه مشترک پیچیدگی طراحی سطح مدار کم­تری دارد و چون از کانال­های کم­تری استفاده می­کند، هزینه­ی پیاده­سازی آن نیز پایین­تر می­باشد. اما گذرگاه مشترک دارای  مشکل اساسی عدم مقیاس­ پذیری توان و کارآیی می‌باشد. با زیاد شدن تعداد دستگاه­های متصل به گذرگاه، طول آن و نیز مدارات ارسال و دریافت داده­ی متصل به آن افزایش یافته و باعث ایجاد یک بار خازنی زیاد می­گردند. تمام این بار خازنی در جریان یک انتقال داده شارژ و دشارژ می­شود. این امر، تأخیر و توان مصرفی گذرگاه مشترک را به طرز چشم­گیری افزایش می­دهد. افزون بر این، تمام عناصر متصل به گذرگاه از یک مسیر واحد استفاده می­نمایند و لذا در هر لحظه فقط دو گره با هم ارتباط دارند و سایر گره­ها باید منتظر آزاد شدن کانال بمانند. این امر موجب کاهش شدید کارآیی سیستم به ویژه هنگامی­که عناصر متقاضی ارتباط زیاد باشند، می‌شود [۴]. با توجه به این مشکلات، روش گذرگاه نمی­تواند پاسخگوی نیازهای ارتباطی تراشه­ های آینده باشد. بنابراین نیاز به یک ساختار ارتباطی برای تجمیع تعداد زیادی هسته­های پردازشی در کنار یکدیگر می­باشد به طوری که این ساختار ارتباطی مقیاس ­پذیر بوده و کارایی بالا داشته باشد[۴].

با افزایش قدرت پردازشی تراشه­ ها پیچیدگی و قابلیت برنامه­ های کاربردی نیز افزایش یافته است و این افزایش پیچیدگی سخت­افزار و نرم­افزار در سیستم­های روی تراشه و پردازنده­های چند هسته­ای، به نوبه­ی خود افزایش حجم و پیچیدگی ترافیک ارتباطی داخل تراشه را موجب می­شود. از سوی دیگر، کاهش اندازه­ی مشخصه­ی^[۱۰] ترانزیستورها مشکلات و چالش­های دیگری را در سطح مدار به ویژه برای ساختارهای ارتباطی درون تراشه، به همراه دارد. مواجهه با این پیچیدگی ارتباطات و هم­چنین مسائل موجود در فن‌آوری­های جدید VLSI نیاز به بازنگری روش­های سنتی ارتباطی درون تراشه را ایجاد کرد و شبکه روی تراشه به عنوان یک طرح ارتباطی درون تراشه­ای نوین برای رفع و کاهش این مشکلات مورد توجه قرار گرفت[۵].

۱-۱    معرفی شبکه روی تراشه

کاهش ترانزیستورها به کمتر از ۵۰ نانومتر، منجر به افزایش تعداد ترانزیستورها به بیش از چندین میلیارد در یک تراشه می­گردد. بنابراین باید روش­های جدیدی برای مدیریت حجم انبوهی از ترانزیستورها بر روی یک تراشه اعمال شود[۵]. سیستم بر تراشه و شبکه بر تراشه دو روش پیاده­سازی برای این مشکلات هستند. سیستم بر تراشه شامل تعداد زیادی هسته­های عملیاتی با قابلیت به­کارگیری مجدد می­باشد و برای ارتباط این هسته­ها نیاز به معماری­های ارتباطی مقیاس­پذیر و با قابلیت گسترش و کارایی بالا می­باشد. سیستم‌های روی سیلیکون متفاوت از سایر سیستم‌ها، باید به گونه ­ای صحیح طراحی شوند که نیازی به تغییر یا تعمیر در آن­ها نباشد، زیرا این کار برای آن­ها عملا غیرممکن می­باشد. سیستم روی تراشه نیاز به شیوه­های طراحی دارد که با دیگر انواع طراحی در سیستم­های با مقیاس بزرگ عمومیت دارد[۱]. نگاه به روش­های طراحی اتصالات روی تراشه و مقایسه­ی این اتصالات با اتصالات گسترده روی شبکه­ی اینترنت می­تواند مفید باشد. شبکه­ی اینترنت قادر به کنترل پیچیدگی سیستم و ایجاد سرویس مطمئن، با وجود مشکلات و خطاهای محلی است. به همین دلیل، فن‌آوری شبکه قادر است که کیفیت سرویس را، حتی با وجود تفاوت در گره­های اینترنتی و پیوند­ها، برای ما تضمین کند. واضح است که فن‌آوری شبکه ابزار مناسبی برای بهبود فن‌آوری طراحی سیستم در مدارهای بسیار مجتمع است. از طرف دیگر، تلاش بر این است که به کمک خصوصیات شبکه، به ارتباط قابل اطمینان و پر سرعت بر روی تراشه دست یافت. بعضی بر این باورند که شبکه بر روی تراشه به این معناست که پروتکل­های شبکه مانند TCP/IP بر روی برد سیلیکونی آورده شود. چنین کاری به خاطر تاخیر بالا و پیچیدگی آن امکان پذیر نیست[۶]. ارتباطات بر روی تراشه باید پر سرعت باشد. به همین دلیل روش­های ایجاد شبکه بر روی تراشه باید ساده و موثر باشند و معیارهایی از قبیل پهنای باند، تاخیر، مصرف توان باید بهینه شوند. مدارهای بسیار مجتمع دارای لایه­های مختلف سیم هستند که می­توانند برای انتقال داده و اطلاعات کنترلی مورد استفاده قرار گیرند.

[۱] Processing Element

[۲] Digital Signal Processing (DSP)

[۳] Application Specific Integrated Circuit (ASIC)

[۴] Field Programmable Gate Array (FPGA)

[۵] General-purpose processor

[۶] System On Chip (SOC)

[۷] Point -to-Point

[۸] Bus

[۹] Scalability

[۱۰] Feature size

تمامی فایل های پیشینه تحقیق و پرسشنامه و مقالات مربوطه به صورت فایل دنلودی می باشند و شما به محض پرداخت آنلاین مبلغ همان لحظه قادر به دریافت فایل خواهید بود. این عملیات کاملاً خودکار بوده و توسط سیستم انجام می پذیرد. جهت پرداخت مبلغ شما به درگاه پرداخت یکی از بانک ها منتقل خواهید شد، برای پرداخت آنلاین از درگاه بانک این بانک ها، حتماً نیاز نیست که شما شماره کارت همان بانک را داشته باشید و بلکه شما میتوانید از طریق همه کارت های عضو شبکه بانکی، مبلغ  را پرداخت نمایید.